Descrição de um Hardware multiplicador parametrizável para números sinalizados em complemento a dois em lógica configurável

Abstract

Com o aumento considerável das funções realizadas por sistemas eletrônicos digitais, muitos sistemas necessitam realizar operações matemáticas. Para executar uma multiplicação, o hardware deve seguir um algoritmo específico. Este trabalho apresenta o desenvolvimento de um hardware multiplicador para números sinalizados em complemento a dois utilizando FPGA. Para este hardware, o número de bits dos operandos pode ser informado através de um parâmetro em sua descrição VHDL. A teoria sobre hardware multiplicador, o projeto seguindo os critérios de um dado algoritmo, a validação deste módulo e os dados relativos à implementação são apresentados ao longo deste artigo.
Palavras-chave: Hardware multiplicador. Multiplicação de números sinalizados. Hardware parametrizável. FPGA.

Abstract
Concerning to the increase of the functions realized for digital electronic systems many systems need to do mathematical operations. To execute multiplications the hardware must follow a specific algorithm. This work presents the design of multiplier hardware for two's complement signalized numbers using FPGA. For this hardware the bit number of the operands is parametric in VHDL description. The theory about multiplier hardware, the criteria of algorithm used, the validation and information about implementation are describing along this article.
Keywords: Multiplier hardware. Signalized numbers multiplication. Parametric hardware. FPGA.